top of page
Search

之光半導體剖析 CPO 量產門檻：良率、TCO 與 EDA

之光半導體創辦人暨技術長陳昇祐博士，受邀金屬工業研究發展中心演講。
之光半導體創辦人暨技術長陳昇祐博士，受邀金屬工業研究發展中心演講。

之光半導體（Latitude Design Systems）共同創辦人暨技術長陳昇祐博士受邀於金屬工業研究發展中心發表專題演講，深入剖析AI資料中心面臨的功耗危機，以及光電共同封裝（Co-Packaged Optics, CPO）技術如何成為突破瓶頸的關鍵解方。


AI資料中心的功耗與頻寬雙重壓力

陳博士指出，隨著AI訓練叢集規模從數千GPU擴展至百萬級，傳統可插拔光模組（Pluggable Optics）已遭遇散熱極限。以NVIDIA Rubin Ultra NVL576機架為例，單機架頻寬需求達2 Pb/s，總功耗高達600 kW。若採用傳統可插拔方案，64個1.6T模組的光學功耗alone就達1.6-1.8 kW，成本超過400萬美元——這在經濟上與技術上都承受相當大的壓力。

McKinsey預測2030年全球資料中心總功耗將達298 GW，其中光互連功耗佔比已超過50%。陳博士強調：「I/O功耗成長速度是邏輯晶片的3倍——光學互連已從配角變為資料中心功耗的主角。」


CPO技術：從可選方案到必要架構

CPO透過將光收發器整合至與主機ASIC相同的封裝基板，大幅縮短電氣走線，實現功耗與成本的雙重突破：

  • 功耗降低：從可插拔方案的20 pJ/bit降至CPO的5-6 pJ/bit，單機架光學功耗從80 kW降至約20 kW

  • 成本優化：從每Gb/s $1.00降至$0.10-0.25，單機架成本從400萬美元降至約40萬美元

  • TCO改善：Yole Group估計CPO可降低系統總擁有成本達40%

NVIDIA與Broadcom已將CPO納入主產品線。NVIDIA的Quantum-X Photonics（115.2T InfiniBand）與Spectrum-X Photonics（409.6T Ethernet）預計2026下半年供貨；Broadcom Tomahawk 6-Davisson（第三代CPO，102.4 Tbps）已於2025年出貨。業界共識認為，400G/lane將是可插拔與CPO的分水嶺——當SerDes達到448G PAM4時，3.2T可插拔模組功耗將達40-60W，超出OSFP-XD的40W散熱能力，此時CPO將成為高密度AI網路極具吸引力的選項。


光線路交換機（OCS）與CPO互補共存

陳博士同時介紹光線路交換機（Optical Circuit Switching, OCS）技術。Google自2017年起在Jupiter資料中心部署自研MEMS OCS，實現30% CapEx降低、41%功耗降低、50倍可靠性提升。AI訓練的流量模式（AllReduce、All-to-All）穩定且可預測，非常適合OCS架構。

NVIDIA採用CPO+OCS混搭策略：CPO解決交換機至光纖的轉換效率，OCS解決架構層的全光交換。兩者互補而非互斥，NVIDIA宣稱CPO+OCS組合可實現2.6倍功耗降低（從83 pJ/bit降至31 pJ/bit）。

Cignal AI預測2029年OCS市場規模將達25億美元以上（較先前預測上修40%）。陳博士指出，OCS市場目前基期仍低，過去主要為Google專屬大規模部署，但隨著OCP於2025年成立OCS子項目，Google、Microsoft、NVIDIA、Lumentum、Coherent等廠商共同參與標準制定，OCS正從專有技術邁向開放標準，將擴展至更多產業應用，上升趨勢明顯。


封裝測試挑戰：奈米級對準的精度競賽

CPO量產面臨的核心挑戰之一是測試與封裝的精度要求。陳博士指出，電探針測試容許5µm誤差，但矽光子晶片的光耦合若超過0.5µm偏移，光功率將衰減50%以上。這對測試設備與封裝設備提出了前所未有的精度要求，需要整合光學對準、熱管理、以及主動補償技術，將對準精度控制在次微米等級。


光電晶片設計自動化（EDA）：CPO的隱形瓶頸

陳博士特別強調，CPO的量產挑戰不僅在製程與封裝，更在於設計工具的成熟度落差。電子EDA已歷經40+年發展，支援數十億電晶體的全自動RTL-to-GDSII流程；光子EDA發展僅約15年，仍以手動設計為主，缺乏穩健的自動化佈局工具、統一的電路模擬標準、以及成熟的設計驗證流程。

CPO設計面臨的關鍵挑戰包括：電子-光子協同模擬的多物理場耦合、熱管理對波長穩定性的影響、多通道WDM系統的複雜度、SerDes與光子元件的整合模擬、以及多晶粒3D封裝的協同設計等，這些都超越了現有工具的能力範疇。


PIC Studio：全流程光電整合設計生態系

之光半導體的PIC Studio平台以單一整合環境涵蓋佈局、模擬、驗證與PDK，直接對應業界設計挑戰：

  • PhotoCAD：曲線波導佈局引擎，支援AWG、級聯MZI、光學卷積矩陣等參數化元件，精確處理CPO模組中密集光通道的佈局挑戰

  • pSim / pSim Plus：端到端E/O/E模擬，完整支援CPO所需的電-光-電全鏈路協同模擬。pSim Plus支援資料中心光模組PAM4光收發器的完整設計與模擬，涵蓋TIA/Driver電路、多通道WDM、FFE+TDECQ分析；同時支援長距離同調光收發器（Coherent Transceiver）的PS-QPSK+FEC同調鏈路模擬，滿足從資料中心互連到長途光纖傳輸的完整應用需求

  • Advanced SDL：pLogic原理圖輸入→自動佈局→LVS檢查，縮短設計迭代週期

  • pVerify：多層次DRC驗證（寬度/間距/密度/銳角/埠對齊/曲線對位），確保符合先進封裝的嚴格製程規則

  • Compact Model工作流：1-2個月交付完整資料擷取→模型建構→CML封裝流程


PIC Studio已全面對應CPO設計需求，並榮獲全球12家以上晶圓廠導入設計流程，涵蓋矽光子（Silicon Photonics）、薄膜鈮酸鋰（TFLN）、以及磷化銦（InP）等多種光子平台。平台已支援200+活躍用戶，年度Tape-out超過50次，並與Wave Photonics建立跨工具PDK整合生態。

陳博士表示：「PIC Studio的核心差異化在於單一平台統一佈局→模擬→驗證→PDK全流程，避免多種工具、多家廠商的拼裝痛點，顯著緩解CPO設計週期壓力。從電-光協同模擬、熱管理分析、到多晶粒3D佈局優化，PIC Studio已建立完整的CPO設計流程。」


台灣供應鏈的戰略優勢

陳博士特別指出，CPO與矽光子的供應鏈極為複雜且涵蓋面廣，為台灣科技產業帶來很多機會。從上游的晶圓代工、光子晶片設計，到中游的先進封裝（CoWoS、InFO）、光學對準設備、精密測試探針卡，再到下游的光模組組裝、系統整合，台灣廠商在多個環節都具備切入優勢。

「台灣在半導體製造、精密機械、光電產業都有深厚積累，更重要的是產業高度集中，」陳博士表示，「CPO不是單一技術突破，而是需要跨領域整合的系統工程。台灣供應鏈的產業集中優勢、垂直整合能力、快速反應的產業文化、以及在AI伺服器領域的既有優勢，都是切入CPO生態系的獨特競爭力。隨著2029-2030年CPO的吸引力巨大，現在正是台灣廠商提前佈局、建立技術能力的關鍵時刻。」


技術路線圖：2029-2030年CPO將極具吸引力

陳博士總結產業共識：

  • 1.6T世代（2025-2027）：Pluggable + LPO為主流，CPO與可插拔版本並行出貨

  • 3.2T世代（2028-2029）：400G/lane成為轉折點，可插拔面臨散熱極限（40-60W），CPO必要性顯著上升

  • 2029-2030：CPO成為AI scale-up/超大規模scale-out、高radix switch、最在乎功率密度與可靠性骨幹層的標準配置

Meta於ECOC 2025發表的CPO可靠度數據展現突破：年化鏈路失效率（ALFR）0.34%、MTBF達260萬小時、可靠度為可插拔方案5倍、零不可維修故障事件，消除了業界對CPO可維修性的最大疑慮。


關於之光半導體 Latitude Design Systems

之光半導體是全球領先的光電晶片設計自動化（Photonic EDA）解決方案提供商，總部位於台灣新竹。公司旗艦產品PIC Studio整合PhotoCAD佈局設計、pSim Plus系統模擬、pVerify驗證等完整工具鏈，為矽光子、薄膜鈮酸鋰、磷化銦等多種光子平台提供完整設計流程支援，已全面對應CPO設計需求。目前已獲全球12家以上晶圓廠導入設計流程，服務200+活躍用戶，年度Tape-out超過50次。


媒體聯絡人

之光半導體 Latitude Design Systems


授權代理商

恩萊特科技股份有限公司 Enlight Technology Co., Ltd.

電話: 03 602 7403

地址: 新竹市東區光復路二段295號7樓之3

Comments

bottom of page